Innovador avance en chips 3D de silicio podría prolongar la Ley de Moore

Durante décadas, la industria de la computación siguió una fórmula sencilla: hacer transistores más pequeños y aumentar su cantidad en un chip. Esta estrategia alimentó el extraordinario crecimiento del poder computacional predicho por la Ley de Moore. Sin embargo, a medida que los componentes se acercan a escalas atómicas, los ingenieros enfrentan límites físicos y efectos de la mecánica cuántica.

Un equipo liderado por el profesor Qing Cao de la Universidad de Illinois Grainger College of Engineering demostró un nuevo método para apilar múltiples capas de electrónica de silicio directamente una sobre la otra. Este enfoque podría aumentar drásticamente la densidad computacional, mejorar el rendimiento y reducir el consumo de energía, al tiempo que extiende el progreso que ha impulsado la industria de semiconductores durante más de medio siglo.

"Tomemos algo tan simple como la memoria estática de acceso aleatorio, que es universal en CPUs y GPUs. Hoy en día, se necesitan seis dispositivos microelectrónicos llamados transistores en un solo plano para almacenar un bit de información. Con la integración vertical, se pueden distribuir a través de múltiples capas. Es como reemplazar un suburbio extenso con rascacielos: se obtiene la misma funcionalidad, pero la huella espacial se reduce y se mejora la comunicación entre capas", explicó Cao.

Los investigadores informaron que su proceso alcanza rendimientos de dispositivos del 98-100% utilizando silicio monocristalino estándar, el material semiconductor que sustenta la electrónica moderna. Los resultados sugieren que la técnica podría ser adoptada eventualmente por fabricantes de chips comerciales.

"La integración vertical ya está comenzando a incorporarse en dispositivos comerciales, especialmente en hardware de IA especializado, pero la integración monolítica es lo que desbloquea la plena promesa de los chips 3D", agregó Cao. "Por primera vez, hemos cumplido con el presupuesto térmico de la integración 3D monolítica utilizando silicio monocristalino estándar y hemos entregado un rendimiento sin precedentes".

Los hallazgos fueron publicados en la revista Nature, que raramente presenta artículos sobre investigación en microelectrónica de silicio.

¿Por qué la industria de semiconductores mira hacia arriba?

Durante aproximadamente 60 años, la Ley de Moore ha guiado el desarrollo de chips. Este principio predice que la densidad de transistores en circuitos integrados se duplicará aproximadamente cada dos años, lo que lleva a procesadores más rápidos y eficientes.

Sin embargo, esta tendencia se ha vuelto cada vez más difícil de mantener. "En cierto sentido, estamos alcanzando un límite impuesto por la física", comentó Cao. "Si observamos el tamaño real de los transistores, no están disminuyendo, especialmente en términos de su paso de puerta en contacto. Esto se debe a que estamos limitados por las propiedades intrínsecas del silicio y las reglas fundamentales de la mecánica cuántica. Si queremos mantener la tendencia de aumento del poder de procesamiento de nuestros microprocesadores, debemos comenzar a pensar más allá de simplemente apretar más dispositivos en una sola superficie".

Apilar dispositivos verticalmente ofrece una alternativa atractiva. En lugar de seguir reduciendo los transistores individuales, los ingenieros pueden colocar múltiples capas de circuitos una sobre otra. Esto no solo crea más espacio para componentes, sino que también acorta las distancias de cableado, reduciendo la capacitancia parasitaria y aumentando significativamente el ancho de banda de comunicación entre diferentes partes de un chip. Estas ventajas son particularmente importantes para aplicaciones de inteligencia artificial y otras que requieren un alto consumo de datos.

La promesa de los chips 3D monolíticos

Las tecnologías comerciales actuales de chips 3D ya utilizan apilamiento, pero normalmente implican la fabricación de dispositivos semiconductores en obleas separadas antes de unirlas. Ejemplos de esto incluyen la memoria de alto ancho de banda y la tecnología 3D V-Cache de AMD.

Aunque son exitosos, estos métodos tienen limitaciones. La alineación entre capas es relativamente imprecisa, y las conexiones verticales conocidas como vías a través del silicio (TSVs) son comparativamente grandes y escasas.

La integración 3D monolítica adopta un enfoque diferente. En lugar de unir obleas completas, cada nueva capa de dispositivo se fabrica directamente sobre la anterior. Esto permite conexiones verticales mucho más densas, distancias más cortas entre capas y precisión de alineación medida en nanómetros.

Los investigadores han perseguido este concepto durante años porque podría aumentar la conectividad intercapas entre 10 y 100 veces en comparación con los métodos de apilamiento convencionales.

Resolviendo el problema del calor

El mayor obstáculo para la integración monolítica ha sido la temperatura. Producir silicio cristalino de alta calidad y fabricar dispositivos semiconductores de alto rendimiento generalmente requiere temperaturas cercanas a los 1,000 grados Celsius. Sin embargo, una vez que los interconectores metálicos ya están presentes en una capa de circuito completada, tales temperaturas los destruirían.

"Generalmente, la industria acepta que una vez que la primera capa de circuitos está completa, el límite del presupuesto térmico para cualquier capa adicional es de 400 grados Celsius", explicó Cao. "Investigadores en academia e industria han intentado eludir esto trabajando con materiales semiconductores distintos del silicio monocristalino para las capas superiores. Pero los dispositivos resultantes inevitablemente sufren problemas de rendimiento y confiabilidad".

Esfuerzos previos han explorado alternativas como silicio policristalino, óxidos metálicos amorfos y nanocristalinos, nanotubos de carbono y semiconductores bidimensionales. Sin embargo, esos materiales a menudo introducen limitaciones de rendimiento o defectos que crean un desajuste con los transistores de silicio en la capa inferior.

Membranas de silicio ultradelgadas permiten fabricación a baja temperatura

El equipo de Illinois desarrolló un proceso que preserva las ventajas del silicio monocristalino mientras se mantiene bien por debajo del límite térmico. El método comienza creando membranas de silicio ultradelgadas a partir de una oblea donante. Estas membranas se transfieren a un sustrato receptor que ya contiene circuitos completados utilizando un laminador de rodillos. El proceso de unión requiere temperaturas de no más de 200 grados Celsius.

Debido a que las capas de silicio mantienen su calidad cristalina, los dispositivos resultantes mantienen un rendimiento y confiabilidad fuertes mientras permanecen dentro del presupuesto térmico requerido para la integración monolítica.

"Nuestro método no solo es más fácil de implementar a un costo menor, sino que tiene varias ventajas sobre los enfoques anteriores para apilar obleas de silicio", afirmó Cao. "Las membranas que transferimos tienen solo 10 nanómetros de grosor o menos, en comparación con los 500 a 700 micrómetros de grosor de una oblea típica. Debido a que son delgadas, estas membranas son mecánicamente flexibles para adaptarse a la superficie subyacente. Esta conformidad ayuda a evitar defectos interfaciales como vacíos, que son comunes al intentar forzar dos obleas rígidas juntas mediante unión de obleas".

Alto rendimiento con tres capas apiladas

Los investigadores también rediseñaron la arquitectura del transistor. La fabricación tradicional de transistores se basa en un proceso llamado dopaje, que introduce impurezas en el silicio para controlar el comportamiento eléctrico. Este proceso generalmente requiere temperaturas superiores a 600 grados Celsius.

Para evitar esas temperaturas, el equipo utilizó transistores sin unión. En estos dispositivos, el silicio se dopa uniformemente y en gran medida antes de que comience el proceso de apilamiento. Las películas de silicio extremadamente delgadas aún permiten un control efectivo por parte de la puerta del transistor, mientras que los altos niveles de dopaje ayudan a reducir la resistencia de contacto parasitaria.

Con esta estrategia, los investigadores fabricaron tres capas apiladas que contienen 625 transistores cada una. Los dispositivos mostraron una uniformidad fuerte y un alto rendimiento de fabricación. Sus densidades de corriente de salida coincidieron con las de los transistores de silicio convencionales fabricados en obleas a granel a temperaturas mucho más altas. También superaron a los dispositivos monolíticos fabricados con materiales alternativos al menos en un factor de tres a cuatro.

El equipo conectó las capas utilizando interconectores metálicos verticales y demostró con éxito circuitos lógicos tridimensionales, así como celdas de memoria de acceso aleatorio estático.

Hacia la fabricación comercial de semiconductores

Según Cao, el resultado más significativo podría ser la escalabilidad del proceso. "Pero lo más importante es que hemos demostrado que este proceso es escalable", afirmó Cao. "Se pueden seguir apilando capas más allá de las tres que demostramos. Y el proceso producirá transistores de alto rendimiento con alta eficiencia y baja variabilidad. Ahora tenemos una base sólida para transferir esta tecnología y demostrar su promesa inmediata en una fundición de semiconductores industrial".

El trabajo se llevó a cabo a través del Centro de Chips Semiconductores Avanzados con Rendimiento Acelerado de Illinois Grainger Engineering, cuyos socios industriales incluyen a IBM, Intel y la Taiwan Semiconductor Manufacturing Company. Los investigadores ahora se preparan para transferir la tecnología a una fundición de semiconductores industrial, un paso importante hacia la producción comercial de verdaderos chips de silicio 3D monolíticos.

Los contribuyentes adicionales al estudio incluyeron a Bao Lam, Yung Man Yu, Hyunjun Nam, Hsu-Chih Ni, Shomik Chatterjee, Shaloo Rakheja y Jian-Min Zhuo.

El financiamiento fue proporcionado por la National Science Foundation, socios industriales del Centro de Chips Semiconductores Avanzados con Rendimiento Acelerado de Illinois y el Silicon Crossroads Microelectronics Commons Hub.